值得买在全球芯片制造领域，台积电毫无疑问处于前沿，已经实现了3纳米工艺技术。
苹果的A17 Pro芯片是全球首款采用3纳米工艺的智能手机芯片，由台积电代工生产，标志着全球技术的顶尖水平。
然而，这里的“3纳米”究竟指什么呢？是晶体管尺寸、栅极宽度还是金属半节距？事实上，这些都不是。3纳米更多的是一种行业内的称谓。
实际上，在130纳米工艺之前，芯片工艺通常与晶体管的栅极长度（gate length）相对应，即栅极长度是多少，芯片的工艺便标记为多少，这个长度同时也等同于金属半节距。
随着时间发展，晶圆厂开始尝试缩短栅极长度来提升工艺水平。
从130纳米到2007年的28纳米期间，栅极长度实际上已经小于芯片工艺的标记值，因此不再对应实际的长度。
例如，尽管100纳米工艺的晶体管栅极长度理应为100纳米，但当时的实际长度已经缩短到了约70纳米。
进入28纳米技术之后，由于进一步缩短栅极长度变得极为困难，因此该尺寸与实际工艺的对应关系基本断裂。
自28纳米起，所谓的XX纳米不再直接指芯片的关键指标，如栅极长度、金属半节距、接触栅间距等。这些尺寸与命名的工艺不再直接关联。
每家晶圆厂按照自身的进度，自行为其工艺命名，即便是同为10纳米工艺，台积电、三星和英特尔的标准也各不相同，晶体管密度亦是如此，导致整个行业看似一片混乱。
尽管有这样的混乱，我们仍可以通过参考以前的栅极长度或金属半节距来大致判断实际的工艺水平。
例如，台积电发布的资料中显示，其7纳米工艺的金属半节距约为27纳米，而3纳米工艺的金属半节距大约是22.5纳米（约为22至23纳米之间）。
最近，ASML在公开其EUV光刻技术的路线图时揭示了各大晶圆厂的具体数据，明确指出了各个工艺对应的金属半节距。按照最初的标准，这些数据才真正反映了芯片工艺的实际水平。
根据ASML的数据，3纳米工艺对应的是23纳米，2纳米工艺对应的是22纳米，而更先进的1.4纳米和1纳米工艺分别对应21纳米和18纳米。0.7纳米和0.2纳米工艺的金属半间距则分别在18至16纳米和16至12纳米之间。
这也解释了为什么采用13.5纳米波长光线的EUV光刻机能够制造出2纳米甚至1纳米的芯片——因为这些尺寸实际上对应于金属半节距，只要波长小于这个尺寸即可。
虽然众所周知当前芯片工艺有其模糊性，但这已成为行业规则，由市场主导者设定。因此，当业界普遍接受某工艺为3纳米时，我们只能接受这一标准。
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